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基于FPGA的SDX总线与Wishbone总线接口设计

发布时间:2020-07-21 18:24:51 阅读: 来源:喷涂厂家

摘要 针对机载信息采集系统可靠性、数据管理高效性以及硬件成本的需求,介绍了基于硬件描述语言Verilog HDL设计的SDX总线与Wishbo ne总线接口转化的设计与实现,并通过Modelsim进行功能仿真,在QuartusⅡ软件平台上综合,最终在Altera公司的CycloneⅢ系列FPGA上调试。实验证明了设计的可行性。关键词 Ver4log HDL;SDX总线;Wishbone总线;Modelsim;QuanusⅡ 随着微电子设计技术与工艺的迅速发展,数字集成电路逐步发展到专用集成电路(ASIC),其中超大规模、高速、低功耗的新型FPGA的出现,降低了产品的成本,提高了系统的可靠性。同时,各种电子产品的复杂度和现代化程度的要求也逐步提高,文中针对机载信息采集系统的可靠性、数据管理的高效性以及硬件成本的需求。设计实现了与Wishbone总线SDX总线的接口转化,完成了数据采集功能模块与SDX总线协议之间的数据传输。 该设计主要采用硬件描述语言Verilog HDL在可编程逻辑器件FPGA上实现,由于数据采集功能模块繁多,而Wishbone总线可以与任何类型的ROM或RAM相连,因此需在SDX总线与数据采集模块中嵌入Wishbone总线,使得整体设计简单、灵活,且数据能够高效、快速的传输。1 SDX总线协议1.1 SDX总线结构 SDX总线属于非平衡配置的点对点和多点链路,站点类型分为主站和从站,其数据传输方式为非平衡配置的指令/响应方式。与国际标准化组织ISO制定的开放系统互联模型OSI/RM相比,参考模型只分为3层:物理层、数据链路层和应用层,如图1所示。

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1.2 字格式及其各位场的含义 SDX总线采用面向消息的传输控制规程作为通信协议,选用曼彻斯特Ⅱ双相电平编码,总线最大传输速率20 Mbit·s-1,字长为20位。总线传输速率20 Mbit·s-1时,每字占1μs。规定每次传输一个消息的过程应包括指令字、数据字和状态字几个部分。每种字的字长为20位,有效信息位为16位,每个字的前3位为单字的同步字头,而最后一位是奇偶校验位。同步字头的作用是标识每个字的开始,起字同步作用。奇偶校验采用奇校验,在发送端对16位有效位补齐,而在接收端进行奇校,用于检验字传输中有无错误。需要指明的是:无论是何种字类型,各场的数据总是高位(MSB)传输在先。 (1)指令字结构。 指令字只能由主站发送,它的内容指明主站要与哪个从站对话,规定了该次数据传输的地址方向和服务类型。其格式如图2所示。

方向和服务类型 1~3位:同步字头(SYN),前1.5位为101,后1.5位为000时标识指令字或状态字。 4~13位:10 bit远程模块地址(RA[9:0]),全“0”时为广播地址,其余为各远程模块地址。 14位:读写控制位R。该位为“1”时,表明主站要从被寻址的从站中读取数据;为“0”时,表明主站要从被寻址的从站中写入数据。 15~18位:当RA[9:0]为非全“0”时,EP[3:0]有效。需要强调的是:当RA[9:0]为非全“0”,端点地址为全“0”时,该地址为从站的系统管理访问地址。 19位:状态字指示位S,当该位为“0”时,表明有效字为指令字;当该位为“1”时,表明有效字为状态字。 20位:奇偶校验位(P),该字的奇偶校验位,奇校验有效。 (2)数据字结构。 数据字既可以由主站传送到从站,也可以由从站传送到主站。数据字的格式如图3所示。

1~3位:前1.5位为101,后1.5位为111时标识数据字。 4~19位:16 bit长数据(DATA[15:0]),高位(MSB)传输在先。 20位:奇偶校验位(P),该字的奇偶校验位,奇校验有效。

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